Otimização de algoritmos de decodificação de códigos de bloco por conjuntos de informação visando sua implementação em hardware

Gortan, Antonio

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Registro completo de metadados

Campo DC	Valor	Idioma
dc.creator	Gortan, Antonio	-
dc.date.accessioned	2012-03-15T18:55:16Z	-
dc.date.available	2012-03-15T18:55:16Z	-
dc.date.issued	2011-12-09	-
dc.identifier.citation	GORTAN, Antonio. Otimização de algoritmos de decodificação de códigos de bloco por conjuntos de informação visando sua implementação em hardware. 2011. 210 f. Dissertação (Mestrado em Engenharia Elétrica e Informática Industrial) – Universidade Tecnológica Federal do Paraná, Curitiba, 2011.	pt_BR
dc.identifier.uri	http://repositorio.utfpr.edu.br/jspui/handle/1/196	-
dc.description.abstract	The purpose of this work is to undertake a theoretical analysis of the processes involved in soft-decision decoding of linear block codes using the information set approach aiming at an efficient hardware implementation in FPGAs (Field Programmable Gate Arrays). Accordingly, four contributions to this goal are presented: a modified version of the Dorsch algorithm, a set of algorithms to determine the most reliable candidates and to gauge their quantity according desired coding gain, approaching its performance to the maximum likelihood decoder, a hardware implementable version of the BGW (from the authors initials: Barros, Godoy e Wille) stop rule and the attainment of design criteria for the number of quantization intervals to apply.	pt_BR
dc.language	por	pt_BR
dc.publisher	Universidade Tecnológica Federal do Paraná	pt_BR
dc.subject	Arranjos de lógica programável em campo	pt_BR
dc.subject	Programação - computadores	pt_BR
dc.subject	Quantização	pt_BR
dc.subject	Field programmable gate arrays	pt_BR
dc.title	Otimização de algoritmos de decodificação de códigos de bloco por conjuntos de informação visando sua implementação em hardware	pt_BR
dc.type	masterThesis	pt_BR
dc.description.resumo	Este trabalho tem como finalidade realizar uma análise teórica dos processos envolvidos na decodificação de códigos de bloco lineares por meio de conjuntos de informação visando otimizar esses procedimentos para viabilizar sua implementação em hardware de forma eficiente através do uso de FPGAs (do inglês Field Programmable Gate Array). Em especial, quatro contribuições são apresentadas com essa finalidade: uma versão modificada do algorítimo de Dorsch, um conjunto de algoritmos para determinar as candidatas mais prováveis e dimensionar sua quantidade de acordo com o ganho de codificação desejado aproximando seu desempenho ao do decodificador de máxima verossimilhança, uma versão implementável em hardware do critério de parada BGW (das iniciais dos autores: Barros, Godoy e Wille) e a obtenção de critérios para o dimensionamento da quantidade de intervalos de quantização a utilizar.	pt_BR
dc.degree.local	Curitiba	pt_BR
dc.degree.level	Mestrado	pt_BR
dc.publisher.local	Curitiba	pt_BR
dc.contributor.advisor1	Godoy Júnior, Walter	-
dc.publisher.program	Programa de Pós-Graduação em Engenharia Elétrica e Informática Industrial	pt_BR
Aparece nas coleções:	CT - Programa de Pós-Graduação em Engenharia Elétrica e Informática Industrial

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