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http://repositorio.utfpr.edu.br/jspui/handle/1/36270| Título: | DIgital equalizer based on FPGA’s FIR filters |
| Título(s) alternativo(s): | Equalizador digital baseado em filtros FIR em uma FPGA |
| Autor(es): | Graebin, Marcos |
| Orientador(es): | Copetti, Luiz Fernando |
| Palavras-chave: | Filtros digitais (Matemática) Equalizadores (Eletrônica) Arranjos de lógica programável em campo Energia elétrica - Consumo Digital filters (Mathematics) Equalizers (Electronics) Field programmable gate arrays Electric power consumption |
| Data do documento: | 27-Out-2023 |
| Editor: | Universidade Tecnológica Federal do Paraná |
| Câmpus: | Curitiba |
| Citação: | GRAEBIN, Marcos. DIgital equalizer based on FPGA’s FIR filters. 2023. Trabalho de Conclusão de Curso (Bacharelado em Engenharia Eletrônica) - Universidade Tecnológica Federal do Paraná, Curitiba, 2023. |
| Resumo: | Alguns dos maiores problemas de processamento de dados são a velocidade de processamento e o consumo de energia. Para processar dados, algumas vezes podem ser usados filtros FIR em uma FPGA de aplicação específica. O presente trabalho buscou explorar e entender soluções desses problemas focando em processamento de áudio. As maiores dificuldades encontradas na aplicação foram a quantidade de alguns periféricos presentes na FPGA de aplicação específica, as topologias de filtros FIR e partes não paralelizáveis do sistema. As conclusões foram o baixo desempenho quando se necessita de comunicação e a diferença de consumo e de velocidade de processamento quando se usa os periféricos sugeridos pelo fabricante em comparação de quando se usa um sistema single core. |
| Abstract: | Some of the major data processing problems are processing speed and energy consumption. Sometimes, FIR filters can be used in an application-specific FPGA to process data. This study aimed to explore and understand solutions to these problems, focusing on audio processing. The main challenges found in the application were the quantity of certain peripherals within the application-specific FPGA, FIR filter topologies, and non-parallelizable parts of the system. The conclusions highlighted the low performance when communication is required and the differences in consumption and processing speed when using the designed system compared to a single core system. |
| URI: | http://repositorio.utfpr.edu.br/jspui/handle/1/36270 |
| Aparece nas coleções: | CT - Engenharia Eletrônica |
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| Arquivo | Descrição | Tamanho | Formato | |
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